【凡億教育視頻】Cadence Allegro 8層 DDR3視頻高速PCB設(shè)計(jì)

admin · 發(fā)表于 2018-10-31 15:35:16

【凡億教育視頻】Cadence allegro 8層 DDR3視頻高速pcb設(shè)計(jì)

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此視頻是專門(mén)針對(duì)DDR3設(shè)計(jì)來(lái)的,采用飛思卡爾IMX6主控芯片, 4片DDR3同層設(shè)計(jì),采用DDR3常見(jiàn)的T點(diǎn)拓?fù)浣Y(jié)構(gòu)，一個(gè)大T點(diǎn)兩個(gè)小T點(diǎn)的方式

講解了DDR3設(shè)計(jì)的信號(hào)class分組,信號(hào)的同組同層及常用規(guī)則注意事項(xiàng),信號(hào)完整性的規(guī)劃等，讓學(xué)習(xí)者知其然知其所以然, DDR3的設(shè)計(jì)看上去是很高大上的,但是只需要弄懂其中的幾個(gè)基本要點(diǎn)，也很簡(jiǎn)單的。本視頻采用的8層板設(shè)計(jì)，也是大家學(xué)習(xí)多層板的利器,這個(gè)視頻我們有專門(mén)錄制疊層的視頻教程免費(fèi)贈(zèng)送，主要講解怎么疊層，怎么計(jì)算阻抗，差分走線、單端走線線寬怎么設(shè)計(jì)等等。配合我們的高速設(shè)計(jì)使用,方便大家更系統(tǒng)的掌握高速PCB設(shè)計(jì)。

學(xué)習(xí)目標(biāo)

1、掌握PCB設(shè)計(jì)常用的設(shè)計(jì)技巧及熟悉PCB設(shè)計(jì)的整體流程

2、掌握DDR3設(shè)計(jì)的知識(shí)要點(diǎn)3、掌握3W原則的PCB設(shè)計(jì)

4、了解T點(diǎn)拓?fù)浣Y(jié)構(gòu)及設(shè)計(jì)規(guī)則

5、掌握蛇形等長(zhǎng)走線,阻礙線的使用6、掌握疊層阻抗計(jì)算的方法

6、了解常見(jiàn)emc的PCB處理方法

課程介紹

1、原理圖( orcad )與PCB同步及前期處理

2、布局

3、Class的創(chuàng)建及疊層

4、規(guī)則的設(shè)置及差分線的添加

5、Fanout和濾波電容的放置

6、DDR數(shù)據(jù)線布線1

7、DDR數(shù)據(jù)線布線2

8、T型拓?fù)浣Y(jié)構(gòu)的扇孔

9、DDR地址控制線布線1

10、DDR地址控制線布線2

11、電源分割及處理

12、DDR數(shù)據(jù)線等長(zhǎng)1

13、DDR數(shù)據(jù)線等長(zhǎng)2

14、DDR地址控制線等長(zhǎng)1

15、DDR地址控制線等長(zhǎng)2

[size=17.1429px]先回顧一下什么是T-Branch:

上圖是典型的T點(diǎn)結(jié)構(gòu)，四片DDR上下各兩片，分別在頂層和底層。

信號(hào)從CPU的Memroy interface出來(lái)之后到過(guò)孔T0進(jìn)行分叉，支路通過(guò)T1，T2的扇出過(guò)孔后最終連接到Memory芯片的Pad T3，T4，T5，T6。

T點(diǎn)拓?fù)湓谧龅乳L(zhǎng)的時(shí)候需要滿足：

T0-T1 = T0-T2
T1-T3 = T1-T4 = T2-T5 = T2-T6

[size=17.1429px]Allegro VS Altium

[size=17.1429px]看到這兒，使用Allegro的同學(xué)們笑了，這不是很簡(jiǎn)單嗎？可以把T0、T1、T2定義為虛擬T點(diǎn)，然后創(chuàng)建一系列的Pin Pairs。在CM中定義規(guī)則后進(jìn)行線長(zhǎng)調(diào)制。

[size=17.1429px]使用Altium的小伙伴們卻一臉茫然，T0~T6不都屬于同一個(gè)網(wǎng)絡(luò)(Net)嗎？AD怎么對(duì)同一網(wǎng)絡(luò)的不同分支調(diào)等長(zhǎng)？資深的AD用戶可能會(huì)想到"From-To"對(duì)象，但是很遺憾，"From-To"有一個(gè)非常致命的Bug，在復(fù)雜的板子中（隨機(jī)現(xiàn)象，不知道原因），在PCB面板中的From-To Editor中計(jì)算出來(lái)的Routed長(zhǎng)度經(jīng)常是“0”，也就是無(wú)法查看Pin-Pair之間的layout長(zhǎng)度，當(dāng)然對(duì)于線長(zhǎng)規(guī)則(Matached Net Length Rule)也無(wú)效，更不用說(shuō)利用規(guī)則來(lái)調(diào)制線長(zhǎng)...當(dāng)然From-To還有個(gè)很麻煩的地方，其對(duì)象必須是器件的Pad，對(duì)于自由的過(guò)孔或焊盤(pán)來(lái)說(shuō)，無(wú)法定義From-To，這對(duì)于T點(diǎn)拓?fù)鋪?lái)說(shuō)顯得非常麻煩。

[size=17.1429px]還好，AD15之后，AD推出了xSignal的概念。xSignal的使用方法可以參考此文：使用xSignals定義高速信號(hào)路徑。

[size=17.1429px]簡(jiǎn)單來(lái)說(shuō)，xSignal就是升級(jí)版的From-To，和Allegro的Pin Pairs管腳對(duì)差不多，但是又支持類似"X-Net"的結(jié)構(gòu)，可以計(jì)算夸端接電阻(不同網(wǎng)絡(luò))的信號(hào)長(zhǎng)度。但是......xSignal也繼承了From-To的缺點(diǎn)，無(wú)法對(duì)自由的過(guò)孔或焊盤(pán)進(jìn)行定義......這點(diǎn)在實(shí)際使用中極其不變，希望Altium可以在將來(lái)的版本中改進(jìn)。

[size=17.1429px]不過(guò)無(wú)論如何，Altium終于有了趁手的工具來(lái)做T-Branch的線長(zhǎng)調(diào)制了。

[size=17.1429px]去DRAM_A0網(wǎng)絡(luò)做為參考：

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[size=17.1429px]其中T0是第一個(gè)過(guò)孔，T1和T2為DDR扇出的過(guò)孔。T0、T1、T2不屬于任何器件，屬于自由過(guò)孔。

[size=17.1429px]將自由過(guò)孔做成器件(封裝)

[size=17.1429px]之前提到了，xSignal不支持Free Pad/Via，無(wú)奈之下，只能將自由對(duì)象做成一個(gè)器件：

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[size=17.1429px]千萬(wàn)注意，做封裝的時(shí)候務(wù)必使用Pad，不要用Via，否則器件放置到PCB上無(wú)法設(shè)置網(wǎng)絡(luò)，也沒(méi)法別識(shí)別為“管腳”，也就不能進(jìn)行xSignal的定義。

[size=17.1429px]Pcblib制作完成后直接加載到庫(kù)面板，記得在下面的位置勾選“Footrpint”，不然無(wú)法看到單獨(dú)的PCBLib庫(kù)：

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[size=17.1429px]然后將器件T0、T1、T2分別放置到正確的位置。

[size=17.1429px]創(chuàng)建第一層Pin Pair(T0-T1=T0-T2)

[size=17.1429px]首先來(lái)創(chuàng)建第一層的PP，做T0-T1及T0-T2的等長(zhǎng)。

[size=17.1429px]點(diǎn)擊菜單Design 》xSignals》Create xSignals：

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[size=17.1429px]在源器件中篩選出T0，目標(biāo)器件中篩選出T1、T2（同時(shí)選中），然后點(diǎn)擊"Analyze"進(jìn)行分析：

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[size=17.1429px]創(chuàng)建第二層Pin Pair

[size=17.1429px]第一個(gè)分支的PP已經(jīng)創(chuàng)建完成，接下去創(chuàng)建第二層的PP，即T1-T3 = T1-T4 = T2-T5 = T2-T6。由于T1、T2是兩個(gè)T點(diǎn)，因此需要?jiǎng)?chuàng)建兩次。這里T4對(duì)應(yīng)的芯片U4、T3對(duì)應(yīng)的芯片U5、T1對(duì)應(yīng)芯片U2、T2對(duì)應(yīng)芯片U3（抱歉順序有點(diǎn)亂）。

[size=17.1429px]首先創(chuàng)建T1的PP，源器件選擇T1，目標(biāo)器件同時(shí)選中U4、U5，然后Analyze：

[size=17.1429px]又成功創(chuàng)建了PP3、PP4，將這兩個(gè)xSignal放到Class T-Level_2中。

[size=17.1429px]再次創(chuàng)建T2的PP，源器件選擇T2，目標(biāo)器件同時(shí)選中U2、U3，然后Analyze：

[size=17.1429px]成功創(chuàng)建PP5、PP6，將這兩個(gè)xSignal也放到xSignal Class T-Level_2中，和PP3、PP4在同一個(gè)Class中。因?yàn)楹罄m(xù)這4個(gè)PP需要做等長(zhǎng)。

[size=17.1429px]打開(kāi)Class編輯器，確認(rèn)一下我們創(chuàng)建的xSignal Class是否正確：

[size=17.1429px]當(dāng)然，我們也可以在xSignal創(chuàng)建完畢之后，手動(dòng)在Class Explorer中調(diào)整xSignal屬于的類。

[size=17.1429px]設(shè)置匹配線長(zhǎng)規(guī)則

[size=17.1429px]xSignal(或者說(shuō)PP)創(chuàng)建完成后，就可以設(shè)置規(guī)則了。在Highspeed分類中找到Matched Net Length規(guī)則：

[size=17.1429px]在Query框中輸入需要定義規(guī)則的對(duì)象：InxSignalClass('To_Level_1')，也就是為T(mén)0-T1、T0-T2這對(duì)PP定義匹配線長(zhǎng)規(guī)則。在Tolerance中輸入允許的誤差，完成規(guī)則定義。

[size=17.1429px]同樣的，可以為xSignalClass T_Level_2定義一個(gè)線長(zhǎng)匹配的規(guī)則。

[size=17.1429px]布線并進(jìn)行線長(zhǎng)調(diào)制

[size=17.1429px]先用直線進(jìn)行正常的布線，完成后可以使用命令Route》Interactive Length Tuning命令進(jìn)行蛇形線的調(diào)制：

[size=17.1429px]將鼠標(biāo)移至需要調(diào)制的網(wǎng)絡(luò)Branch，根據(jù)規(guī)則約束進(jìn)行線長(zhǎng)的調(diào)制：

[size=17.1429px]在Length Tuning過(guò)程中，可以使用Tab打開(kāi)面板或快捷鍵1，2，3，4，逗號(hào)，句號(hào)來(lái)設(shè)置調(diào)制的樣式：

[size=17.1429px]查看xSignal（PP）長(zhǎng)度

[size=17.1429px]完成線長(zhǎng)匹配后，可以在PCB面板的xSignal中查看布線的PP長(zhǎng)度。

[size=17.1429px]在xSignal出現(xiàn)之前的AD中，只有Routed Length可以用來(lái)查看布線長(zhǎng)度。如果網(wǎng)絡(luò)中的節(jié)點(diǎn)超過(guò)3個(gè)，Routed Length也就無(wú)能為力了。xSignal幾乎完美地解決了這一問(wèn)題。

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