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[PCB技術] Cadence Allegro 在PCB中導入網(wǎng)表提示管腳不匹配應該怎么處理呢？

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發(fā)表于 2021-4-2 10:37:12 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
Cadence allegro 在PCB中導入網(wǎng)表提示管腳不匹配應該怎么處理呢？
答：在將網(wǎng)表導入到PCB的過程中，經(jīng)常會出現(xiàn)封裝內(nèi)管腳名或者數(shù)目與原理圖內(nèi)的器件管腳不一致，從而導致導入過程中報錯，如圖4-90所示：
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