【凡億教育視頻】AltiumDesigner17四翼飛行器 4層全套 pcb設計 實戰(zhàn)視頻
點擊進入:https://item.taobao.com/item.htm?spm=a1z10.3-c-s.w4002-21870448573.9.27d37d4aurSlI3&id=594484273562
AltiumDesigner174層四翼飛行器PCB設計實戰(zhàn)視頻,真實案例+全程實戰(zhàn)+名師指導,新手進階PCB的必備視頻,10天搞定4層板,高速PCB設計入門到精通就是這么快!
本視頻教學以altium designer17.1為平臺,以市場比較流行的四翼”飛行器的產品為案例,來講解一個四層板子的設計,之前很多電子工程師的畫板一般停留在2層板的設計,但是由于電子產品的復雜程度越來越來高,性能要求越來嚴格,對PCB的層數(shù)也相應的_上來了,要求我們電子工程師不僅能繪制簡單的兩層板,也需要有繪制4層、6層的甚至更多層板的能力,這次通過這個四翼'飛行器板子的講解旨在讓更多從事PCB設計或想進入PCB設計這個行業(yè)的工程師一一個銜接2層到多層板子的機會,一個提升的機會。
本視頻教程講解以全程實戰(zhàn)的方式講解,就是一一個PCB工程師拿到原理圖開始,對原理圖進行分析→封裝檢查創(chuàng)建- +器件的導入一+ 器件如何快速布局→怎么設定規(guī)則一+怎么進行布線一+怎么進生產資料處理的一一個系統(tǒng)正規(guī)軍的做法,讓你做項目有條有理不再做了這步,下步又不知道做什么了,思路!思路!思路!很重要!
本案例包含的模塊有陀螺儀/羅盤傳感器、馬達、USB、PMU管理單元、DCDC分立電源、 RS232接口管理、藍牙射頻、STM32主控
細節(jié)決定成敗,愿學習我們視頻的朋友們,多多注重我們視頻講解的布局、布線操作技巧以及思路,早日成就PCB設計高手!
fyjy.png (247.17 KB, 下載次數(shù): 120)
下載附件
保存到相冊
2018-10-23 15:01 上傳
w.jpg (194.33 KB, 下載次數(shù): 139)
下載附件
保存到相冊
2018-10-23 15:01 上傳
e.jpg (143.22 KB, 下載次數(shù): 130)
下載附件
保存到相冊
2018-10-23 15:01 上傳
q.png (299.66 KB, 下載次數(shù): 137)
下載附件
保存到相冊
2018-10-23 15:02 上傳
t.jpg (196.65 KB, 下載次數(shù): 121)
下載附件
保存到相冊
2018-10-23 15:02 上傳
y.jpg (283.5 KB, 下載次數(shù): 119)
下載附件
保存到相冊
2018-10-23 15:02 上傳
u.jpg (347.43 KB, 下載次數(shù): 131)
下載附件
保存到相冊
2018-10-23 15:04 上傳
i.jpg (135.64 KB, 下載次數(shù): 130)
下載附件
保存到相冊
2018-10-23 15:04 上傳
布線規(guī)則
(1)布線優(yōu)先次序
鍵信號線優(yōu)先:摸擬小信號、高速信號、時鐘信號和同步信號等關鍵信號優(yōu)先布線 。
密度優(yōu)先原則:從單板上連接關系最復雜的器件著手布線。從單板上連線 最密集的區(qū)域開始布線 。
注意點:
a、盡量為時鐘信號、高頻信號、敏感信號等關鍵信號提供專門的布線層,并保證其最小的回路面積。必要時應采取手工優(yōu)先布線、屏蔽和加大安全間距等方法。保證信號質量。
b、電源層和地層之間的emc環(huán)境較差,應避免布置對干擾敏感的信號。
c、有阻抗控制要求的網絡應盡量按線長線寬要求布線。
(2)四種具體走線方式
1 、時鐘的布線:時鐘線是對EMC 影響最大的因素之一。在時鐘線上應少打過孔,盡量避免和其它信號線并行走線,且應遠離一般信號線,避免對信號線的干擾。同時應避開板上的電源部分,以防止電源和時鐘互相干擾。
如果板上有專門的時鐘發(fā)生芯片,其下方不可走線,應在其下方鋪銅,必要時還可以對其專門割地。對于很多芯片都有參考的晶體振蕩器,這些晶振下方也不應走線,要鋪銅隔離。
2、直角走線:直角走線一般是PCB布線中要求盡量避免的情況,也幾乎成為衡量布線好壞的標準之一,那么直角走線究竟會對信號傳輸產生多大的影響呢?從原理上說,直角走線會使傳輸線的線寬發(fā)生變化,造成阻抗的不連續(xù)。其實不光是直角走線,頓角,銳角走線都可能會造成阻抗變化的情況。
直角走線的對信號的影響就是主要體現(xiàn)在三個方面:
一是拐角可以等效為傳輸線上的容性負載,減緩上升時間;
二是阻抗不連續(xù)會造成信號的反射;
三是直角尖端產生的EMI。
3、差分走線:參看:Altium Designer -- 差分布線和阻抗匹配 差分信號(Differential Signal)在高速電路設計中的應用越來越廣泛,電路中最關鍵的信號往往都要采用差分結構設計.定義:通俗地說,就是驅動端發(fā)送兩個等值、反相的信號,接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。
差分信號和普通的單端信號走線相比,最明顯的優(yōu)勢體現(xiàn)在以下三個方面:
a.抗干擾能力強,因為兩根差分走線之間的耦合很好,當外界存在噪聲干擾時,幾乎是同時被耦合到兩條線上,而接收端關心的只是兩信號的差值,所以外界的共模噪聲可以被完全抵消。
b.能有效抑制EMI,同樣的道理,由于兩根信號的極性相反,他們對外輻射的電磁場可以相互抵消,耦合的越緊密,泄放到外界的電磁能量越少。
c.時序定位精確,由于差分信號的開關變化是位于兩個信號的交點,而不像普通單端信號依靠高低兩個閾值電壓判斷,因而受工藝,溫度的影響小,能降低時序上的誤差,同時也更適合于低幅度信號的電路。目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術。
對于PCB工程師來說,最關注的還是如何確保在實際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過layout的人都會了解差分走線的一般要求,那就是“等長、等距”。
等長是為了保證兩個差分信號時刻保持相反極性,減少共模分量;等距則主要是為了保證兩者差分阻抗一致,減少反射!氨M量靠近原則”有時候也是差分走線的要求之一。
4、蛇形線:蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節(jié)延時,滿足系統(tǒng)時序設計要求。設計者首先要有這樣的認識:蛇形線會破壞信號質量,改變傳輸延時,布線時要盡量避免使用。但實際設計中,為了保證信號有足夠的保持時間,或者減小同組信號之間的時間偏移,往往不得不故意進行繞線。
注意點:
成對出現(xiàn)的差分信號線,一般平行走線,盡量少打過孔,必須打孔時,應兩線一同打孔,以做到阻抗匹配。
相同屬性的一組總線,應盡量并排走線,做到盡量等長。從貼片焊盤引出的過孔盡量離焊盤遠些。
QQ截圖20181018150515.png (192.7 KB, 下載次數(shù): 158)
下載附件
保存到相冊
2018-10-23 15:07 上傳
QQ截圖20181018150533.png (9.88 KB, 下載次數(shù): 146)
下載附件
保存到相冊
2018-10-23 15:08 上傳
o.png (76.81 KB, 下載次數(shù): 133)
下載附件
保存到相冊
2018-10-23 15:09 上傳
|