驚呆！這個世界500強(qiáng)客戶的項目居然要同時保證阻抗和損耗誤差

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高速先生成員--黃剛

引言不多說，直接進(jìn)入正題！大家如果對PCB板廠的**能力有了解的話，都很清楚，目前主流的板廠會將傳輸線阻抗控制公差在±10%這個范圍，然后有幾家一線板廠有能力做到±8%，感覺目前國內(nèi)的板廠應(yīng)該還沒有正式承諾能做到±5%的吧。至于原因嘛，高速先生之前的文章：掌握了這個分析方法，實(shí)現(xiàn)傳輸線阻抗5%的**公差不是夢！其實(shí)已經(jīng)有提過，上面提到的PCB傳輸線結(jié)構(gòu)的各種誤差都會積累起來，從而導(dǎo)致整體的阻抗誤差增大。目前看起來5%的阻抗控制的確還屬于可遇而不可求的情況！

然而國外的一個大客戶最近向我們提出了一個比阻抗±5%還能苛刻的要求，他們希望在他們的測試夾具中做到高速線的阻抗±5%，還有一個可能95%的夾具項目都沒有的要求，就是高速線的損耗也要保證±5%的誤差！

是的，國外的客戶一向都是要求比較嚴(yán)格，它提出的要求，可能Chris之前真的沒有聽過！阻抗要求滿足5%的要求，損耗要求在12.8GHz達(dá)到1.3dB±0.05dB。一個字，難！一個英文單詞，impossible！

客戶要保證的阻抗和損耗是下面這條夾具的鏈路，單端42.5歐姆的鏈路。

畢竟這個客戶也**很多很多年，既然他們有這個需求，又一定程度上做好了不行的心理準(zhǔn)備，那就作為一個預(yù)研的項目了，說干就干！

首先從疊層開始就抓得很嚴(yán)格，內(nèi)層走線，線寬盡量寬點(diǎn)，用上多次驗證后有把握的板材和性能好的PP，大概定下來這樣的疊層。走線在L3層，隔層參考TOP和L5層，使線寬增大，控制線寬導(dǎo)致的阻抗和損耗誤差。

疊層定下來之后，輸入疊層和線寬板材參數(shù)信息，先仿真得到理想**情況下的阻抗和損耗。在確定線長為某一數(shù)值的情況下，在仿真中讓鏈路滿足了損耗和阻抗的指標(biāo)。

但是上面也僅限于在仿真中滿足，其實(shí)意義不大，只能認(rèn)為是在中值情況下能滿足。我們需要分別進(jìn)行DOE仿真，從理論上探討**誤差影響阻抗和損耗的因素。

首先無論是阻抗還是損耗，我們在PCB結(jié)構(gòu)和板材的參數(shù)定義以下6個參數(shù)。

從阻抗的DOE分析中，我們可以看到不同參數(shù)的影響比例如下：和Chris的認(rèn)知也比較吻合，除了DF和粗糙度基本沒影響外，其他4個因素都有一定的影響，而且基本還是互相交互的影響。

而對損耗的DOE仿真，我們能看到更多新的知識點(diǎn)。除了我們認(rèn)知中的板材DF和銅箔粗糙度，包括線寬W會影響損耗外，讓人沒想到的是，阻抗的變化居然也對損耗有非常大的影響，所以你們能看到板材的介電常數(shù)DK居然排在影響榜的第一位，上下厚度也是名列前茅。

Chris綜合了兩個指標(biāo)的影響偏差因素后，就開始配合我們的板廠去做一些**的側(cè)重點(diǎn)，盡量去減小**的誤差，當(dāng)然這個項目**的可控度也遠(yuǎn)比嘴上說的要難，最后經(jīng)過了一段不短時間的努力，終于達(dá)到了目標(biāo)。**回來后，我們抽測了2塊板子，阻抗和損耗都完美的達(dá)到了客戶的要求，而且一致性非常好，說明這批次的**應(yīng)該都能滿足要求。

當(dāng)然最后再說一句，通過一些非常規(guī)的**控制方法是有機(jī)會同時實(shí)現(xiàn)阻抗和損耗的指標(biāo)，但是非常非常難，需要付出的成本和精力也比較高，因此大家也沒必要一定要往這個極端的指標(biāo)去做，根據(jù)自己產(chǎn)品的裕量，量力而行就可以了。實(shí)在有像這個世界500強(qiáng)客戶一樣那么高的指標(biāo)，找下高速先生吧，或者我們也能幫大家實(shí)現(xiàn)哦！

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