Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板


7 U7 e( i7 k  Y1 S
7 A7 |  z  A/ |7 j; I! R前 言
" F2 F2 T' a$ P9 s' ?6 D" m5 N
! K. {+ W# q4 \本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗(yàn)證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
: g$ v( o: ~# ~; }% E3 n+ p評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評估與技術(shù)預(yù)研。




1 G7 Z, z8 \' I+ K​


" I, F* p# w. K) X0 e: I+ K: {圖1  TLK7-EVM評估板
3 A% J0 Y4 V7 w% i" ]( `4 N

$ n  Q5 }. c% o5 P+ A' ?開發(fā)案例主要包括：
5 j: L# q1 w$ ?! _2 A( r3 El CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
l 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
' s! G" z5 z' X7 `0 E% ~9 }$ nl AD9361軟件無線電案例
9 e) {0 ^4 N$ v" A& i# a3 o8 Zl UDP(10G)光口通信案例
l UDP(1G)光口通信案例
l Aurora光口通信案例
l PCIe通信案例
l 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload

) d+ ^& I0 y6 V8 v: R8 V( o
9 E3 u* \) u7 {; f7 c

# N9 _. r9 S5 B# x* w6 X本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時(shí)支持基于OpenCL等框架對Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時(shí)間。
, G% r# ?7 t; v; Y% C$ [  R

3 t2 R/ J0 k7 G3 C# l3 |' EHLS基本開發(fā)流程如下：
) {; f: u& A9 E. g(1) HLS工程新建/工程導(dǎo)入
(2) 編譯與仿真
' t; A7 G3 M! L" z(3) 綜合
  m5 M) X7 O1 t, a" ](4) IP核封裝
/ {5 K" M2 T9 r1 z* j2 ]& x(5) IP核測試

& r/ E1 n' n4 I, }
HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。
: R4 K2 ]: t& f% C

" z" n& Y# C, m, s0 s( m3 d. K/ l8 S表1
6 W) l! H9 t( {; W

hls_ip_demo	bin 1 r) |5 m7 Q# c6 x	IP核測試程序可執(zhí)行文件 1 Q( Z- y- I, P6 v$ D4 Q
	project	IP核測試程序Vivado工程
vivado_hls ) b) l+ h6 `/ A* W) q# P	ip_package	IP核
	poject # K4 O  l$ |$ _; ]! M	solution1 % `. \5 S+ G0 I	仿真方案
		src	HLS工程源碼 : i6 B3 r& e" G8 o: v
		test_bench - D& s; [+ O( F0 r) I. u4 h	HLS工程仿真程序或測試文件 + G7 l6 k8 k+ l5 }: I7 P- ?+ U
		vivado_hls.app / C& r' p) |4 R8 n	HLS工程文件

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。
* m9 p! F6 L% n0 b5 ]( L6 L
0 ~9 V$ }3 _) Y. O
( |. n% t8 z0 Y3 V; V
7 ?6 r, _. v6 r6 }$ J* X+ d
& j1 H8 ]; t8 `" r# L; t+ j; b* W HLS工程導(dǎo)入

8 |; _! O6 f1 e' I雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點(diǎn)擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點(diǎn)擊“確定”導(dǎo)入HLS工程。

' b2 A" n. R2 ]
​
# Z; W" V6 k. B# [. D圖2
& c3 P6 p" N( Z+ D; {# f  |- W
( b" |5 ^6 r3 N" v
! j% r  _/ B9 p8 ~( [​
圖3
! G# q) {! L8 `& p! c1 z- A

​
圖4
亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。
/ |( o) o5 E0 x2 C1 y3 o1 D" E& @' Z
2 `+ L  p0 A4 f, g, J+ h
' r8 {: }( b  G) L& p' D2 S$ ^7 r

9 |# ^; B) v( T% i8 f- x 綜合

本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計(jì)，并生成綜合報(bào)告。
* F( A4 n1 |, n! B0 l點(diǎn)擊界面右上角Synthesis返回至工程界面，然后點(diǎn)擊進(jìn)行綜合。

2 s: Z4 ~' ^! l
​
6 F8 [/ r: _3 w, `3 @8 _圖8
) h5 g8 |" F) \4 \

​
2 I( G* W1 x. ]9 n- T

$ T) W% y9 k/ A/ ?8 W: J圖9
, Q& y6 y) \, h: f0 {! _
5 Y0 m. R8 @. N1 k6 H4 p
) c% u$ l0 Q( @9 p綜合完成后，報(bào)表文件將自動打開。

0 i: M7 _, B9 W8 \
0 Z, n8 ]6 }/ ?8 F% c5 V4 f​
  q" L( B, T: M, `圖10


通過報(bào)表文件可查看本設(shè)計(jì)的時(shí)延、資源占用等信息。

8 w+ b3 q- M8 s/ s5 Z0 h3 j6 h
. ]( ~0 H6 D7 J5 T2 X/ E, H​
) D7 i3 l% Y. Q6 T, |; R9 `

圖11
: }; s6 U% S- r$ u0 m/ N
* o0 E# p  ], b" }) M  q1 C
9 O0 y% U  R5 a5 I9 i4 U4 b# j9 x編譯和仿真C代碼
3 L& n5 v( q3 ?! S+ \' u. Q8 Q. k
* I2 M% b) p8 t4 ]仿真程序位于工程的test_bench目錄下，用于驗(yàn)證src目錄下的HLS工程源碼。
導(dǎo)入HLS工程后，點(diǎn)擊(Run C Simulation)進(jìn)行編譯與仿真。

+ O3 T% T6 x) X6 }7 \) J" q
​
$ C# C: G: D4 A8 |/ r% Z# Q. M4 B圖5


  k+ y0 O2 Z6 m$ \彈出如下界面，勾選“Launch Debugger”，并點(diǎn)擊OK。
; @' L7 ~1 |/ C; D0 X( t

+ x) v  u/ w# T  _​
圖6


編譯完成后即可全速或單步運(yùn)行仿真代碼。
0 F0 p+ _. X2 F1 K/ S​
5 p6 x$ e& w( H3 o6 {" a" V圖7



8 F( ]4 b; L8 K+ ?7 k IP核測試
; Z" ^3 j! Z- q; x+ |" [: h
進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。
: h# F. Y, o$ @" s& o4 {; p( _) Y, v

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" a8 X0 Y5 e  k" `4 K( E" Y
% ?' l/ C' K* {$ V; M/ c! u* e
圖17
% P* h6 a4 z, |& t9 n+ F7 w; m9 Q如需自行導(dǎo)入IP核，請參考如下步驟。
2 S- k8 ^4 k3 o, j" l
) [4 s9 f7 ^+ ^2 i
  e3 R8 k0 l2 N! h（1） 請點(diǎn)擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點(diǎn)擊OK。
4 m! q+ r1 T$ ]% @​

" s5 v! m3 k$ b9 a, m$ n6 F, J1 h
0 K/ Z# z+ u% U/ o" [圖18
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. S9 c% p# `2 _! C  K8 W圖19
（2） 右擊“User Repository”后點(diǎn)擊“Refresh Repository”，即可看到添加的IP核。
$ Z: H( E$ z  A' D, R​


圖20
3 x2 O8 @1 r+ {5 C​
圖21
0 t" M. @4 [- r
* x/ n" G& V8 _5 ~6 @" H
2 a) a' Q% `4 Y" O（3） 如需添加Vivado自帶的IP核，點(diǎn)擊“Open Block Design”，在彈出的界面中點(diǎn)擊，并選擇所需IP核將其導(dǎo)入工程。
1 A( ?( g+ r2 d% F6 t# u

​

: s4 ~& M1 L6 |$ D$ O
圖22
​
6 L/ u, z- @0 h. G) w圖23
點(diǎn)擊Vivado界面左側(cè)的“Generate Bitstream”選項(xiàng)，在彈出的界面中點(diǎn)擊OK進(jìn)行IP核測試程序Vivado工程編譯。
​


7 f; d; y6 c  x+ L0 ]% O7 B( {

. V+ M- B% V8 n: K/ U: f2 I9 N6 P圖24
& A: R: E+ U1 ~7 z& _& |( O6 l
4 k) R. L+ I7 x  f. x( d# b
: G9 j0 Z! P8 K! N  Z​
圖25


編譯完成后，將會在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。
) o/ |* O- Y/ R1 V

​
: q6 y: \# `9 y3 O" Q" w  t
; l' k0 s' X2 X( c/ B, H" c4 R. z
% c+ I' B5 |, I2 r圖26
) X% s5 m, L$ _& t, X

$ g7 }. J0 a2 }- [. ?( k) Y請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進(jìn)行閃爍。
7 x) f2 E/ S" ~4 l( R  JIP核封裝

綜合完成后，點(diǎn)擊生成IP核。
2 Q: U1 \1 n  D' m0 R; ^​
) z. ~  F9 _- P0 `; [* R
+ e) X; u1 w% \& I
圖12
' k- a+ A6 T3 _6 O! E; N
1 D' K& E7 d; m6 Z; v
( o) o4 ~5 }: Y7 }​
圖13
0 U' Z$ ]3 {* |; K​
: Y! ~' ^; ?3 u+ k圖14
運(yùn)行完成后，將會在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
2 ?$ S7 A. G- @+ n5 s​

- u2 F$ U0 c; R0 A% s9 B% f9 m; j
圖15
& P) c2 ?0 O: P. {7 B( ~0 f; h4 N​
圖16
; v1 Q& b3 _  d  y6 D1 d! b' x
: e4 M  @% e( u- x
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% C. }3 h% G8 D, j. Y; g

地絮123

HLS的開發(fā)對于底層寫驅(qū)動的人的沖擊挺大

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