Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

peng85246

FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板
8 p3 b" [0 m& @' Z  o+ U! Z


) i  R: _) \1 w前 言

本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗(yàn)證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
0 l, V& r8 t; w* E4 |( }0 H% e評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評估與技術(shù)預(yù)研。
# W% v. r4 S: b5 q
9 D; _) [: ~: I, J
* `" a- I, y3 i. C9 }* w( _
1 y- B$ h! R9 K3 M/ Y, V
% [% d+ b; [# V# x5 L/ x+ v/ D​
; K! G8 d$ e  C( i1 G$ N$ K

圖1  TLK7-EVM評估板
* ?9 X2 s2 w$ o' U/ p  G- F

開發(fā)案例主要包括：
  k5 w; Q. y9 ~2 Y' F# }: p( Ol CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
* c2 K) p, X: v: `1 r$ C0 R# Wl 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
l AD9361軟件無線電案例
: V1 q, P% |% q1 W" L& Jl UDP(10G)光口通信案例
: l% E7 i; o' W. dl UDP(1G)光口通信案例
l Aurora光口通信案例
8 ^% R# d) f. a( `- ^7 _" Xl PCIe通信案例
2 k8 |, i/ B$ Y: p/ L% b% {( x7 Ol 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
7 {0 U; D, N/ n) z6 @8 w, h; Z



本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
% Z3 c* Q( q: ~0 {( r  b* V0 f- O# }Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時支持基于OpenCL等框架對Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時間。

8 ^' Y# ?. @/ @3 c  E+ G' |% g
! Y1 p9 z1 n# p, C$ N9 l# [9 v2 U3 PHLS基本開發(fā)流程如下：
7 y# X' b8 p$ z7 E(1) HLS工程新建/工程導(dǎo)入
1 K/ ^& H5 c$ @% h# ~2 B  \5 g(2) 編譯與仿真
(3) 綜合
(4) IP核封裝
8 g7 O8 w% _2 i( S" U& n(5) IP核測試
3 s, V) @6 g1 {. i' P0 \

HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。
/ p6 q( ^; c* d" E% D* p: b
5 S% @% V7 S; h: `2 @4 p( a( i# E" {
6 B1 Z, ~. m5 W* n表1
3 S0 O9 m4 a$ B; y" v

hls_ip_demo	bin 1 a5 ?3 Q3 g" E5 Z	IP核測試程序可執(zhí)行文件
	project $ h1 w" ^0 @+ @! \2 \5 Q	IP核測試程序Vivado工程 , A/ R1 @4 V7 X% |) H1 H
vivado_hls - B' C9 x: _& r. l& g- b	ip_package	IP核
	poject 8 C3 n. s2 J6 C5 }5 k	solution1	仿真方案
		src 6 d" W/ H: N5 Z	HLS工程源碼 7 V6 v* t- k0 R7 Q( e% g
		test_bench 8 x. v  n, U! y5 |	HLS工程仿真程序或測試文件
		vivado_hls.app	HLS工程文件

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。
9 s. c+ N6 N" N' S
7 r) \+ j& V' [$ u2 I" V$ J

( B9 h" H9 w( c2 @) p
HLS工程導(dǎo)入
% f7 y/ F2 D/ E9 h# `6 R
$ O' `  N: Q; ]  r) ]雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點(diǎn)擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點(diǎn)擊“確定”導(dǎo)入HLS工程。


​
圖2
; ?5 ]7 ?1 h, X/ G5 w
9 o1 B9 l  }0 @, m: A
6 P" L# a  v  e7 t+ t9 x4 v8 t$ Y​
- V, I9 r! z: Q圖3
4 B7 N% y0 I1 y; N& y! A% x$ |
, F; I! j" ?+ F: r0 F9 ~2 o
​
圖4
* H, |  M! S3 K. b4 z: z亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。


- v% h& O, i+ Q+ b  z

& w+ I# V- n0 U5 x1 L 綜合

本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計(jì)，并生成綜合報告。
點(diǎn)擊界面右上角Synthesis返回至工程界面，然后點(diǎn)擊進(jìn)行綜合。


​
: a# e' z* d% W, p3 x0 {圖8
! V% _  \% S1 \1 m

  f, c) _+ v! U9 r3 @. @7 }+ n​
( O' p7 r' B# g# g9 o
3 g, k! H* `& o8 C3 u0 T1 J
圖9
1 s8 u6 p5 M- ~( Q0 J

綜合完成后，報表文件將自動打開。

; g9 ~  ~8 Z9 W1 y& Y, n) r
7 O/ U7 I% u0 E0 `! M1 I​
圖10

3 `1 D4 J6 R0 d
7 f1 @5 \: B+ E) \, r& N通過報表文件可查看本設(shè)計(jì)的時延、資源占用等信息。
1 z0 S6 x$ m  J  l' H8 A

​
5 x; T0 g3 R" d' k! j
, k% }+ E) B0 J7 m+ w% {
圖11


* }( @& ~/ \- j: I編譯和仿真C代碼
' `# D" b1 ~3 W4 ~' ^
7 T7 W6 E" s5 l仿真程序位于工程的test_bench目錄下，用于驗(yàn)證src目錄下的HLS工程源碼。
5 a3 f0 t; O) Y9 }) y導(dǎo)入HLS工程后，點(diǎn)擊(Run C Simulation)進(jìn)行編譯與仿真。

5 q& T! p# ]. ^' d6 n" h
6 o. b5 D+ S$ `. p9 ]) z" c​
$ L5 P+ |- m4 T. {3 [  A+ q# Q# E  n圖5

( ?- `8 n( r' f) f- a
, \/ [) W9 z! T* C9 C彈出如下界面，勾選“Launch Debugger”，并點(diǎn)擊OK。
) a) a1 d, o. }! r; ^' \  B0 l; m
6 }" t$ q* V9 a
  \' t" q  A- L( \& v9 I  R​
圖6


% j' ^. J# h0 [+ H8 C( i0 ~! n編譯完成后即可全速或單步運(yùn)行仿真代碼。
4 `* S. f- W4 c​
0 }% Y2 d" M# n圖7

; b9 F! }  m$ i
5 w$ W! e; j3 c% Y
6 L1 R9 K  Z/ T6 |, G+ }+ |$ p IP核測試
8 ]& ]3 c3 S3 m- z3 N  I) _
進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。

  C' I* z) a% c- L$ P( f
​
" [$ {6 m9 t- q3 m0 J/ I( V
5 s# r# ?8 l! o6 l8 a" K
0 ?- i1 ^- L/ b; B2 `圖17
如需自行導(dǎo)入IP核，請參考如下步驟。


（1） 請點(diǎn)擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點(diǎn)擊OK。
( b9 m, t1 w4 Z, ]9 f1 {​
( @: v* J# j. M6 |. O, ^& {( v
6 L9 i0 R2 {6 E  e) ]2 i! y3 e
圖18
7 S( k  `/ f" F0 |# n​
圖19
（2） 右擊“User Repository”后點(diǎn)擊“Refresh Repository”，即可看到添加的IP核。
% p& @2 h7 T; c7 f6 h​
& T7 p' |' E+ _& R- l' i
6 F$ B# d& ?- I; y
4 m! u3 X: m9 q* ]2 h圖20
​
9 Y/ B+ H3 X, d1 B* A& U# S5 w圖21
. N- y1 Q7 _1 D

& g5 Y/ D# j( D, b1 }" v（3） 如需添加Vivado自帶的IP核，點(diǎn)擊“Open Block Design”，在彈出的界面中點(diǎn)擊，并選擇所需IP核將其導(dǎo)入工程。


- u( @( v: T, I& i​

8 Q" x- j) c% I* E- g9 P0 O
5 R; ~8 s1 H/ k8 \) [圖22
& j1 p$ x% Q8 U5 b​
* y# x/ p9 B# @% i1 \+ X) y6 j6 I圖23
7 R0 w- O5 G0 j6 p; W9 M8 A! f# A點(diǎn)擊Vivado界面左側(cè)的“Generate Bitstream”選項(xiàng)，在彈出的界面中點(diǎn)擊OK進(jìn)行IP核測試程序Vivado工程編譯。
​




圖24

8 L; Q4 R5 L2 {$ n$ f
3 D, L. S9 Y6 y5 z9 u: N: X" E​
) P) f! V7 `  l$ e- C" |# p圖25
* I% {9 o* c9 C4 q
3 h4 [& E% ^* V. Q! n
8 d" E# u8 b% J$ r編譯完成后，將會在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。


4 m: D. d2 A/ ~​
- h. ^: e2 A, h/ Z
- R/ s& T! f9 d
圖26

6 C9 q3 T1 _' d  f0 B2 `0 [
請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進(jìn)行閃爍。
IP核封裝

綜合完成后，點(diǎn)擊生成IP核。
​
! ?! w; c: N' Z0 S9 e* l. b

圖12

& r0 m; y" J& v
" p9 v$ c" A( K" B​
- j- b9 A5 b! K$ A9 k  e5 \7 u圖13
​
3 N) h: w5 L% ]  t圖14
- ~$ O# _' V! e8 Y5 n# k& X9 a運(yùn)行完成后，將會在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
​
( ~6 N0 Z# d1 N! C, t) C! a

$ p/ y7 W* c6 ?3 n, B# v圖15
8 W# f# v6 k. g: }​
圖16


  Q$ ~) q2 [; a5 D# P3 Ul 更多推薦

( y, ~) A2 Y/ @7 `2 M​


5 H  A, Q. n* g; Y9 N5 R& X圖27

地絮123

HLS的開發(fā)對于底層寫驅(qū)動的人的沖擊挺大

Journeyfun

獲取資料，謝謝！
5 c3 t# z) M+ E6 X( t) A7 i. |